CRÈDIT DE LA IMATGE:
Nom de l’editor
Github
zeroasiccorp/logik: una cadena d'eines RTL a bitstream FPGA configurable
Descripció de l'enllaç
Logik és una cadena d'eines FPGA de codi obert que automatitza completament la conversió de RTL a bits, incloent la síntesi, la col·locació, l'encaminament, la generació de flux de bits i l'anàlisi. Els usuaris introdueixen les fonts de disseny, les restriccions i les opcions de compilació mitjançant una senzilla API SiliconCompiler Python. Un cop finalitzada la configuració,...
- publicat: Nom de l’editorGithub
- Enllaç comissari: superadministrador
- Abril 4, 2024