CREDYD DELWEDD:
Enw'r cyhoeddwr
Github
zeroasiccorp/logik: RTL y gellir ei ffurfweddu i gadwyn offer FPGA FPGA
Disgrifiad cyswllt
Mae Logik yn gadwyn offer FPGA ffynhonnell agored sy'n awtomeiddio trosi RTL yn ddarnau yn llawn, gan gynnwys synthesis, lleoli, llwybro, cynhyrchu llif didau, a dadansoddi. Mae defnyddwyr yn mynd i mewn i ffynonellau dylunio, cyfyngiadau, ac yn llunio opsiynau trwy API Python SiliconCompiler syml. Unwaith y bydd y gosodiad wedi'i gwblhau, ...
- cyhoeddwyd: Enw'r cyhoeddwrGithub
- Curadur cyswllt: uwchweinyddiaeth
- Ebrill 4, 2024